العداد غير المتزامن يعد نبضات الساعة عن طريق القفزات المتتالية، حيث تستقبل المرحلة الأولى فقط الساعة الخارجية وكل مرحلة لاحقة تفعل من المخرج السابق. يحافظ هذا الانتشار التموجي على بساطة التصميم لكنه يدخل تأخيرا تراكمي - عادة من 5 إلى 15 نانوثانية لكل مرحلة مع منطق سلسلة 74HC القياسي - مما يجعله مناسبا لتقسيم التردد وعد الأحداث في السرعة المنخفضة، لكنه يشكل مشكلة عندما يجب تحديث جميع بتات الإخراج في نفس الوقت. فيما يلي سأستعرض آلية التموج، والقيود العملية للتوقيت، وأين لا يزال هذا التصميم منطقيا.
النقاط الرئيسية:
- تدرج تأخير التموج بشكل خطي مع عد المراحل؛ عداد غير متزامن بسعة 4 بت مبني من فلي-فلوب 74HC73 يجمع حوالي 40 نانوثانية ثانية في أسوأ الحالات، مما يحد من التشغيل الموثوق تحت ~10 ميجاهرتز.
- العدادات غير المتزامنة تتفوق في تقسيم التردد (كل مرحلة تقلل تردد الإدخال إلى النصف) ولا تتطلب توجيه شجرة ساعة عالية السرعة إلى كل حركة تقليبية.
- حالات الأعطال المؤقتة أثناء الانتقالات متعددة البتات (مثل 0111→1000) يمكن أن تسبب محفزات خاطئة في منطق التسلسل اللاحق ما لم يتم استغلال المخارج بعد الاستقرار.
- العدادات المتزامنة تزيل تأخير التموج والأعطال لكنها تتطلب موارد توجيه أعلى وتستهلك طاقة أكبر لتوزيع الساعة على جميع المراحل.
كيف يعمل انتشار التموج
أول فليب-فلوب يغير كل حافة ساعة إدخال. ثم يقوم خروجه بتسجيل التبديل الثاني، الذي يغير المعدل إلى النصف. هذا الإخراج يسجل المرحلة الثالثة، وهكذا. لأن كل مرحلة تنتظر حتى تستقر المرحلة السابقة، يتم تحديث بت الإخراج النهائي أخيرا - هذا التأخير المتدرج هو تأثير التموج المميز.
من الناحية العملية، ترى هذا بوضوح على راسم الأوسيلوسكوب (راسم الأوسيلوسكوب): افحص البت الأقل أهمية (LSB) ويتتبع ساعة الإدخال؛ إذا قمت بفحص البت الأكثر أهمية (MSB) في عداد 4-بت، سترى أنه ينتقل بعد حوالي أربع تأخيرات في الانتشار. هذا التوقيت المتدرج جيد لتطبيقات مثل توليد مقسم ساعة /16، لكنه يكسر الدوائر التي تأخذ عينات من جميع البتات على التوازي - مثل متحكم دقيق يقرأ قيمة العد أو مقارن يتحقق من عدد طرفي.
الأنواع واتجاه العد
عداد الأعلى: يتم ضبط كل حركة تقليبية بواسطة الخرج غير المقلوب للمرحلة السابقة، لذا يزداد العد بتسلسل ثنائي قياسي (0000، 0001، 0010، ...، 1111، ثم يلتف إلى 0000).
عداد الأسفل: يتم ضبط كل حركة فليب فلوب بواسطة الإخراج التكميلي (Q̄) للمرحلة السابقة، معكوسا للتسلسل (1111، 1110، 1101، ...، 0000).
يعتمد الاختيار على أي مخرج فليب-فلوب تقوم بتوصيله إلى مدخل الساعة التالي. فليب فلوب J-K وT شائعة لأن وضع التبديل يتطلب منطقا خارجيا بسيطا - فقط اربط J و K عاليا أو حافظ على T عاليا. تعمل فليب-فلوب D لكنها تحتاج إلى إعادة الإخراج المقلوب إلى مدخل D، مما يضيف بوابة.
قيود التوقيت لا يمكنك تجاهلها
تأخير الانتشار التراكمي: كل فليب-فلوب يضيف تأخير الساعة إلى الإخراج (tp). بالنسبة لعداد n بت، فإن زمن التموج في أسوأ الحالات هو n × tp. مع 74HC73 فليب-فلوبس (tp ≈ 10 نانوثانية عند 5 فولت)، يستقر عداد 4 بت عند ~40 نانوثانية؛ عداد 8-بت يدفع 80 نانوثانية. إذا أخذ تطبيقك عينة من العد قبل أن يستقر، فأنت تقرأ أنه غير صحيح.
حالات الأعطال: خلال الانتقالات التي تقلب عدة بتات - مثل 0111→1000 - تظهر المخرجات الوسيطة حالات غير قانونية لفترة وجيزة (0110، 0100، 0000، 1000 بالتتابع). لقد رأيت هذه الأخطاء التي تتسبب في منطق المقاطعة الزائف في مشاريع المتحكمات الدقيقة. الحل هو إما أن أضطر لمشاهد وميض على المخارج بإشارة تمكين متأخرة تنتظر اكتمال التموج أو التبديل إلى عداد متزامن حيث تتغير جميع البتات معا.
أقصى تردد للساعة: يجب أن تتجاوز فترة ساعة الإدخال إجمالي تأخير التموج بالإضافة إلى وقت الإعداد لأي منطق لاحق. بالنسبة لعداد 74HC ذو 4-بت، يكون الحد الأقصى العملي لتردد الإدخال حوالي 10-12 ميجاهرتز؛ إذا تجاوزت ذلك ستحصل على استقرار أو عدد فات.
عندما لا تزال العدادات غير المتزامنة منطقية
تقسيم التردد: إذا كنت تهتم فقط بمخرجات MSB وتتجاهل البتات الوسيطة، فإن تأخير التموج لا يهم. عداد 4-بت مزود بساعة 1 ميجاهرتز يعطي موجة مربعة نظيفة بسرعة 62.5 كيلوهرتز عند MSB - لا أعطال أو تزامن. أستخدم هذا بانتظام في دوائر مقياس الساعة.
عد الأحداث مع مدخلات بطيئة: عد إغلاق المفاتيح الميكانيكية، نبضات المستشعرات، أو أي إشارة أقل من 100 كيلوهرتز نادرا ما يصل إلى حدود التوقيت. عداد 74HC393 مزدوج 4 بت يكلف جزءا بسيطا من ما يعادل التزامن ولا يحتاج إلى مساحة دوائر مطبوعة لتوزيع الساعة.
عدد البوابات المنخفض في ASICs/FPGAs: على الرغم من أن FPGA تفضل التصاميم المتزامنة، إلا أن العدادات غير المتزامنة يمكنها إنقاذ الحركات في الكتل منخفضة الطاقة جدا أو محدودة المساحة حيث يمكنك التحكم في التوقيت يدويا.
ما الذي هم سيئون فيه: أي تطبيق يقرأ العد الكامل بالتوازي (توليد عناوين، تعدد شاشات العرض، كشف عدد الطرفيات) أو يعمل فوق بضعة ميغاهرتز. في تلك الحالات، إما تسبب تأخير التموج أخطاء وظيفية أو يجبرك على إضافة الكثير من المنطق الخارجي (مثل أقفال الإخراج، توليد الوميض) بحيث يصبح العداد المتزامن أبسط.
قائمة التحقق من التصميم
→ حساب تأخير التموج في أسوأ الحالات: n × tp، حيث n هو عدد المراحل وtp هو ورقة بيانات الفلاب-فلوب.
→ التحقق من فترة ساعة الإدخال ≥ تأخير التموج + وقت الإعداد في المراحل النهائية + هامش (أستخدم هامش 20٪).
→ إذا قام أي منطق بأخذ عينات من العد، أضف وميضا مخرجا متأخرا على الأقل بزمن التموج، أو استخدم عداد متزامن.
→ في تطبيقات القسمة على 2، اضغط على المرحلة النهائية وتجاهل المخرجات الوسيطة - التموج لا يهم.
→ تأكد من أن عائلة فليب-فلوب (HC, AC, LV) تلبي متطلباتك من السرعة والجهد الكهربائي؛ قطع 74LS القديمة تحتوي على TP ≈ 20 نانوثانية ولن تصل إلى 10 ميجاهرتز في تكوين 4-بت.
→ اختبار تسلسل العد الكامل باستخدام محلل منطقي، وليس مجرد منظار؛ من السهل أن تغفل الأخطاء في منظار مضبوط على الأساس الزمني البطيء.
غير متزامن مقابل متزامن: المقايضة الحقيقية
| الوجه | غير متزامن | متزامن |
|---|---|---|
| توزيع الساعة | فقط إلى المرحلة الأولى | إلى جميع الشباشب |
| توقيت الإخراج | تأخير التموج، تحديث البتات بشكل تسلسلي | جميع البتات يتم تحديث نفسها على نفس الحافة (ضمن انحراف الساعة) |
| السرعة القصوى | محدود ب n × tp (عادة <20 ميجاهرتز ل4 بت) | محدود ب tp واحد + منطق تركيبي (يمكن أن يتجاوز 100 ميجاهرتز) |
| حالات الأعطال | الحاضر أثناء الانتقالات متعددة البتات | غياب إذا كان التصميم متزامنا طوال |
| عدد البوابة | n شباشب | n فليب-فلوب + منطق تركيبي للحالة التالية |
| القوة (ديناميكية) | المراحل السفلى - فقط التبديل يسحب التيار | أعلى - شجرة الساعة وجميع الشعالب تبدل كل دورة |
| أفضل حالة استخدام | فواصل التردد، عدادات الأحداث البطيئة، مساحة اللوحة المحدودة | ناقلات المعالج، مسارات البيانات عالية السرعة، أي قراءة متوازية |
يوضح الجدول سبب استمرار العدادات غير المتزامنة في أدوار متخصصة رغم أنها أبطأ. إذا كنت تقسم ساعة نظام 10 ميجاهرتز إلى 1 ميجاهرتز لجهاز UART، فإن العداد غير المتزامن يؤدي المهمة بثلاث فليب فلوب وعدم ازدحام التوجيه. لكن إذا كنت تبني عداد عناوين لتحديث DRAM أو جهاز مؤقت يقرأه المعالج مباشرة، فإن التزامن هو الخيار العملي الوحيد.
ملاحظات الدائرة العملية
الإعدادات المسبق والواضحة: معظم الدوائر المتكاملة المضادة (74HC393، 74HC4040) تتضمن مدخلات واضحة غير متزامنة؛ بعضها يضيف حملا متزامنة. وجدت أن استخدام الوضوح غير المتزامن لضبط معامل غير بقوة اثنين (مثل عداد عقدين) يعمل لكنه يتطلب بوابة لفك تشفير عدد الطرفيات ونبضة الصافية - راقب ظروف السباق حيث يصل الواضح قبل أن تنتقل جميع المراحل إلى الحالة النهائية.
التدرج بعد 4 بت: يمكنك ربط دوائر العداد 4-بت عن طريق تغذية مخرج حمل MSB إلى مدخل الساعة في الحزمة التالية. كل مرحلة إضافية من 4 بت تضيف تأخير إضافي قدره 40 نانوثانية، لذا فإن عداد 8 بت مبني من جهازين 74HC393 لديه ~80 نانوثانية تموج ويصل واقعيا إلى حد أقصى حوالي 5 ميجاهرتز.
الربط مع المتحكمات الدقيقة: إذا اضطررت لقراءة عداد غير متزامن باستخدام متحكم دقيق، إما أن تستخدم مؤقت التقاط الإدخال الذي يفعله MSB (بحيث تهتم ببت واحد فقط) أو قم بتثبيت المخارج باستخدام قفل شفاف 74HC373، مع الحفاظ على تمكين القفل منخفضا حتى يكتمل التموج. لقد قضيت ساعات في تصحيح أخطاء "عشوائية" في العد والتي تبين أنها أخذ عينات من MCU في منتصف التموج.
إلى أين تتجه الصناعة
لا تزال العدادات غير المتزامنة تظهر في التصاميم الحساسة للتكلفة - خصوصا برامج تشغيل LED، مؤقتات الأجهزة، ودوائر الداشبورد للسيارات - لكن البنى المتزامنة تهيمن على أي شيء يحتوي على معالج دقيق أو FPGA. لا يزال عداد 74HC590 (عداد ثنائي 8 بت مع سجل إخراج) و74HC4040 (عداد تموج 12-بت) في الإنتاج، مما يدل على وجود طلب، لكن عائلات الدوائر الجديدة (مثل سلسلة SN74AUP من TI) تركز على الطوبولوجيات المتزامنة لأن تطبيقات الهواتف المحمولة وإنترنت الأشياء تفضل التأخير المنخفض على عدد البوابات.
إذا كنت تدرس التصميم الرقمي، فإن العدادات غير المتزامنة تستحق الفهم لأنها تكشف تأخير الانتشار والاستقرار الفوقي بطريقة ملموسة - وهي مفاهيم مهمة حتى في الأنظمة المتزامنة بالكامل. إذا كنت تصمم منتجا، استخدمها فقط حيث لا تهم حدودها: تقسيم التكرار، عد الأحداث المعزولة، أو أي مكان يمكنك تحمله (أو عدم ملاحظة أبدا) تأخير التموج. بالنسبة لكل شيء آخر، فإن توقيت العداد المتزامن يستحق الحمل الإضافي على ساعة القفز.
